> 数据图表想问下各位网友芯片的高端化和封装制程的先进化提升测试费用占比2025-5-4芯片的高端化和封装制程的先进化提升测试费用占比◼ 根据台湾地区工研院的统计，集成电路测试成本约占设计营收的6%-8%，随着芯片设计的高端化和SoC芯片、Chiplet芯片成为主流，以及SiP封装工艺等先进封装制程的普及，单颗芯片的价值量越来越高，为之配套的测试服务的重要性越发突出，测试难度大幅上升，测试时间也越来越长，从而提高了测试费用在总成本中的比例。以Chiplet为例，在CP测试环节，因为Chiplet封装成本高，为确保良率、降低成本，需要在封装前对每一颗芯片裸片进行CP测试，Chiplet对芯片的CP测试需求按照芯片裸片数量成倍增加；在FT测试环节，随着Chiplet从2D逐渐发展到2.5D、3D，测试的难度提升，对高端测试机的需求增加，测试费用占比随之上升。图表21：高端芯片测试难点以及测试行业创新情况芯片类型 测试难点测试行业创新情况高算力芯片高算力芯片的测试难点主要体现在高性能运算需要的数据仪表高速数据吞吐，大测试向量深度，以及测试过程中产生的高功耗，瞬间大电流的测试以及相应产生的芯片散热，高精度的温度控制等测试难点及挑战。针对高算力芯片的测试难点，部分测试厂商优化了算法，降低了对测试硬件特别是存储深度的需求，提高了测试效率，降低了测试成本。通过优化主被动散热系统设计，提高了温度控制的精度，有效的降低了测试过程中芯片核心温度的变化幅度，提高了测试准确度和有效性，降低了测试成本。Chiplet芯片Chiplet将一颗大的SoC芯片拆分成了多个芯粒，因此其相较于测试完整芯片难度更大，尤其是当测试某些并不具备独立功能的Chiplet时，测试程序更为复杂。众多芯粒的测试需要在晶圆阶段完成，这就需要更多的探针来同时完成测试。特别是对于3D IC来说，从外部来看，其内部就是一个“黑盒子”，测试探针只能通过表面的一些点来获取有限的数据量，这对3D IC的分析测试带来了很大的挑战。同时，为了提升合封后的整体良率，Chiplet也对测试和质量管控提出了更高的要求，包括互连线路的信号质量验证、互操作性功能验证、测试覆盖率等考虑，此外也对晶圆级CP与Chiplet合封后成品FT测试流程和测试设备提出更高挑战。针对于高性能Chiplet芯片的测试难点，测试行业创新性的开发了多种测试方案来满足相应需求：针对高性能Chiplet CPU芯片成品测试，可以使用高端测试机配合适当的高性能测试接口板实现完整的测试。针对高性能Chiplet PMIC（电源管理芯片）芯片成品测试，可以使用高端的模拟测试板卡配合合适的测试接口板设计来完成完整测试。此外针对不同型号Chiplet小芯片相互连接的信号质量，相互操作性等测试难点，部分测试厂商开发了SLT的综合测试方案，建立了对应的测试模块库，对于高性能Chiplet芯片的成品测试所属的相关项目设计相应的测试方案，提高了测试的整体覆盖率，完整覆盖了产品的需求。车规级芯片车规芯片与普通商用芯片的主要区别在于其更高的可靠性、安全性和耐久性要求。对于按照国际标准（美国制定的汽车电子标准）Grade-0&1类的产品来说，需要产品的缺陷率为0。面对车规级芯片“0 缺陷”的要求，传统的测试技术存在各种的覆盖率的缺陷或者稳定性和可靠性风险。资料来源：公司公告，中邮证券研究所为了满足车规级芯片的测试需求，部分测试厂商建立了一整套高稳定验证的老化测试技术和方案，配置了高可靠性测试相对应的高、中、低功耗老化平台，并对应提出了对车规级芯片完整的管控流程，提高了测试的覆盖率，增强了可靠性缺陷的检测能力。通过完善的测试流程管控和数据分析，在人机料法环多个维度的系统升级，加强车规芯片测试的量产稳定性，实现“0 缺陷”的测试需求。24请参阅附注免责声明中邮证券综合其他
